百佳泰依據JEDEC 的DDR標準進行測試,使用高階示波器及探棒來偵測;愈接近目標端的信號量測,愈能真正反應設計信號的品質。
Golden Finger without test fixture
Fail
DDR4 with test fixture
● SSD 顧問計劃
產品內部空間及機構限制,往往無法依循晶片規範的建議來設計。因此,若在設計與製作時不多加規劃,就容易產生訊號完整性的問題。特別是各種高速傳輸技術,如 V By One、LVDS、eDP、PCIe、SATA等等;如何保持訊號傳輸的正確性,將是影響產品穩定性與品質的關鍵。
LVDS
V by One
eDP
SD 3.0/4.0(UHS-I/II)
VRAM/SDRAM/NAND Flash
eMMC /eMCP/UFS
Impedance
Cable Skew
S-Parameter
若您對百佳泰SI訊號完整性量測有興趣,或是任何疑問,歡迎隨時與我們洽詢
隨著數位訊號的傳輸速率不斷增加、上升時間持續減少,工程師必須面對嚴重的訊號完整性問題;再加上IC的訊號電壓位準不斷降低、但所需之電流持續增加,設計開發上,雜訊干擾持續惡化、以及電源完整性等,都是需重視的潛在風險。
Interface / Testing Items
DDR3/4
– Clock/Data : Fail
– Data Eye : Fall
– Address/Command Timing :Fall
Potential Risks
Ethernet
– Electrical Test :Fail
Interface / Testing Items
SD/eMMC
– Data Setup : Fail
– Hold Time : Fail
Potential Risks
MIPI D – phy
– Voltage/Timing : Fail
若您對百佳泰SI訊號完整性量測有興趣,或是任何疑問,歡迎隨時與我們洽詢
訊號完整性主要目的是在連結的線路中,維持訊號完整的傳遞且不受其他因素干擾。而訊號的檢測結果,可能會因以下各種變因,皆可能影響量測訊號好壞。
百佳泰依據JEDEC 的DDR標準進行測試,使用高階示波器及探棒來偵測;愈接近目標端的信號量測,愈能真正反應設計信號的品質。
Golden Finger without test fixture
DDR4 with test fixture
百佳泰透過以下MIPI D-Phy(實體串列資料通訊層)實測案例,示範測試點位位置不同,測試結果的差異。
黃圈差異:因量測距離遠近,線路阻抗因線路上的元件導致阻抗較大,而影響訊號爬升能力,可從訊號傳輸時間長短判別結果成功或失敗。
Receiving Chip end (Far from camera module)
Data & CLK_rise / fall time
Over Spec
Sending Chip end(Close to camera module)
Data & CLK_rise / fall time
Meet Spec
百佳泰在PCIe測試除了依照PCI – SIG協會所制定的標準測試規範進行測試外;還可針對PCIe頻寬的兼容性與效率測試提出建議,確保客戶產品的品質。
此案例為OEM 客戶在使用不同M.2 SSD 供應商時,遇到客訴SSD 系統存取會延遲。百佳泰實際驗證後發現,此兩款產品在信號衰減於2dB時,Brand A 偶爾會延遲,Brand B 則維持穩定;但信號衰減超過6dB以上時,便會發生存取Lag 的現象。
若您對百佳泰SI訊號完整性量測有興趣,或是任何疑問,歡迎隨時與我們洽詢
隨著工程技術的演進,新產品的開發結合各種外在的變因,訊號完整度測試難度,比起過往單純設備與環境已大幅提升。透過百佳泰的專業人員以及精密儀器,可從關鍵性問題找出產品潛藏的風險,避免造成產品上市後的再次除錯與耗損。
由於設計的限制,裝置越來越小,空間愈來愈少,R&D在PCB 板上幾乎無法留下任何測試點來做產品量測的驗證。百佳泰長期為各大技術協會、科技品牌大廠設計高頻測試治具,相關設計開發及量測的經驗,更可協助廠商解決訊號量測上的困難。
若您對百佳泰SI訊號完整性量測有興趣,或是任何疑問,歡迎隨時與我們洽詢
智能生活圈、AI人工應用與軟硬體設備等相關科技,正引領人們進入新的生活型態,而在這些數位工程落實於人們生活圈之前,最重要的就是設備與訊號完整性,完整的訊號傳輸才能確保產品與服務的穩定性以及降低錯誤率。
百佳泰因應人工智慧、汽車電子、高速儲存與智能生活圈的各種需求,提供各產業不同類型的產品,客製化的訊號完整測試需求與諮詢。
若您對百佳泰SI訊號完整性量測有興趣,或是任何疑問,歡迎隨時與我們洽詢
有煩惱,就來問!百佳泰專家幫你解答
不論產品、產業、生態圈,填表就能問專家!